但是设计的累加器位数与地址位数一致后，当频率控制字的值大于l时，每次周期采样都会丢失一部分波形存储表地址。如表1所示，当以1为频率控制字累加步进时，每次相位累加后的结果与地址对应；当以2为频率控制字累加步进时，一个周期的合成只能查找一半的频率地址，另外一半的地址信息丢失。并且随着频率控制字的值增加，合成信号的每个周期采样点数越来越少。

表1  合成频率采样表

为了避免将查表的地址信息丢失，在电路设计中通常增加累加器的位数，累加器在功能上可以划分为地址寄存器和相位寄存器，如表2所示，在累加器的低位中增加相位寄存器。当频率控制字的值以小于等于相位寄存器的最大值进行累加时，都会首先向地址寄存器的最低位进一，进位后的相位寄存器清零，地址寄存器的值发生变化，这样就会使地址寄存器的输出与存储表的地址一一对应，存储表的地址信息全被查找。

表2  相位累加器功能表

2、信号源的VerilogHDL编程 VerilogHDL是硬件描述语言的一种，设计者需要掌握具体物理电路模型，编写设计文件，然后使用EDA工具进行仿真验证，使用自动综合工具转换到门级电路网表，最后经过布局布线生成电路。由上述内容可知，DDS系统需要设计相位累加器、频率寄存器、波形存储表及查表。为了方便控制频率控制字的变化，本文设计了独立按键来调节频率控制字。

2.1、相位累加器的设计 累加器功能上是由高8位地址寄存器和低8位相位寄存器组成，频率控制字通过频率寄存器实现，所以在FPGA中需要设计一个16位累加器和8位wire型频率寄存器。累加器Verilog代码如下：

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