复位/置位触发器（R、S分别是英文复位，置位的缩写）也叫做基本R-S触发器，是最简单的一种触发器，是构成各种复杂触发器的基础。
RS触发器真值表： 通过上表我们可以得出或非门的RS触发器有以下总结： S=0，R=0时候，Q状态保持不变。 S=1，R=0时候，Q状态被设置为1. S=0，R=1时候，Q状态被设置为0. S=1，R=1时候，Q状态不确定。 RS触发器的状态： 它具有两个稳定状态，分别为1和0，称双稳态触发器。如果没有外加触发信号作用，它将保持原有状态不变，触发器具有记忆作用。在外加触发信号作用下，触发器输出状态才可能发生变化，输出状态直接受输入信号的控制 。 RS触发器电路结构： 工作原理： 把两个与非门交叉连接起来就可构成一个R-S触发器，如要使上述关系成立只有两种可能：一种是F1=0、F2=1另一种是F1=1、F2=0。决不可能F1和F2都同时为“1”或为“0”,因为F1若为“0”,F2必为“1”，而且也只有F2为“1”，F1オ能为“0”。也不可能两个与非门都处于放大状态，因为若工作于放大状态，每一个非门相当于一级共发射极放大电路，现在交叉连接，与非门1的输出接与非门2的输入，与非门2的输出又接与非门1的输入，这就形成了反馈，中间包括两个输出和输入反相的放大级，因而是正反馈，正反馈是不稳定的，必将导致一个门导通另一个门截止,成为一种稳态。臂如F1输出电压低了一点，F2擒出电压就会高一点，反过来又促使F1输出更低、则F2输出更高,直至门1导通输出“0”、门2截止输出“1”成为一种稳态才结东这个过程 基本RS触发器逻辑功能： 1.当R端无效（1），S端有效时（0），则Q=1，Q非=0，触发器置1。 2.当R端有效（0）、S端无效时（1），则Q=0，Q非=1，触发器置0。 3.当RS端均无效时（0），触发器状态保持不变。 4.当RS端均有效时（1），触发器状态不确定。 RS触发器和SR触发器的区别： 置位‘S’和复位‘R’信号同时为1时的优先级有区别。 RS触发器当置位和复位信号均为1时，输出为1，置位优先； SR触发器当置位和复位信号均为1时，输出为0，复位优先。 置位优先触发器是一个置位优先的锁存器。 当置位信号（S1）和复位信号（R）都为真时，输出为真。 复位优先触发器是一个复位优先的锁存器。 当置位信号（S）和复位信号（R1）都为真时，输出为假。 置位优先触发器指令（SR），复位优先触发器指令（RS），可以理解成，SR是置位优先。文章来源：eefocus 编辑：ymf
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定时器电路图（声光提示定时器电路/555定时器电路/相片曝光定时器电路） 定时器根据其输入条件导致完成动作的不同可分为接通延时型定时器、断开延时型定时器、保持型接通延时定时器.... 发表于 11-07 15:37 • 13788次
8位CPU设计(1) 门电路和锁存器、触发器 这是一个系列文章，从最简单的门电路介绍，从基础的锁存器、触发器、编码器、译码器等一系列数字逻辑电路开.... 发表于 11-06 09:20 • 245次
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74ls00引脚图及功能真值表和特性参数 本文主要介绍74ls00引脚图及功能、真值表和特性参数。 发表于 06-16 16:02 • 91651次
SMV512K32-SP 16MB 防辐射 SRAM SMV512K32是一款高性能异步CMOS SRAM，由32位524,288个字组成。可在两种模式：主控或受控间进行引脚选择。主设件为用户提供了定义的自主EDAC擦除选项。从器件选择采用按要求擦除特性，此特性可由一个主器件启动。根据用户需要，可提供3个读周期和4个写周期（描述如下）。 特性 20ns读取，13.8ns写入（最大存取时间） 与商用 512K x 32 SRAM器件功能兼容 内置EDAC（错误侦测和校正）以减轻软错误 用于自主校正的内置引擎 CMOS兼容输入和输出电平，3态双向数据总线 3.3±0.3VI /O，1.8±0.15V内核 辐射性能放射耐受性是一个基于最初器件标准的典型值。辐射数据和批量验收测试可用 - 细节请与厂家联系。 设计使用基底工程和抗辐射（HBD）与硅空间技术公司（SST）许可协议下的 TM 技术和存储器设计。 TID抗扰度＆gt; 3e5rad（Si） SER＆lt; 5e-17翻转/位 - 天使用（CRPLE96来计算用于与地同步轨道，太阳安静期的SER。 LET = 110 MeV （T = 398K） 采用76引线陶瓷方形扁平封装 可提供工程评估（/EM）样品这些部件只用于工程评估。它们的加工工艺为非兼容流程（例如，无预烧过程等），... 发表于 01-08 17:47 • 465次
SN74HCT273A 具有清零功能的八路 D 类触发器 与其它产品相比 D 类触发器 Technology Family VCC (Min) (V) VCC (Max) (V) Rating Operating temperature range (C) SN74HCT273A HCT 2 6 Catalog -40 to 85 发表于 01-08 17:46 • 413次
SN74HC273A 具有清零功能的八路 D 类触发器 与其它产品相比 D 类触发器 Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Rating Operating temperature range (C) SN74HC273A HC 2 6 8 Catalog -40 to 85 发表于 01-08 17:46 • 504次
SN74ALVCH16820 具有双路输出和三态输出的 3.3V 10 位触发器 这个10位触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16820的触发器是边沿触发的D型触发器。在时钟（CLK）输入的正跳变时，器件在Q输出端提供真实数据。
缓冲输出使能（OE）输入可用于将10个输出放入正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \输入不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路，用于将未使用或未驱动的输入保持在有效的逻辑电平。不建议在上拉电路中使用上拉或下拉电阻。
SN74ABT16374A 具有三态输出的 16 位边沿 D 类触发器 ABT16374A是16位边沿触发D型触发器，具有3态输出，专为驱动高电容或相对低阻抗而设计负载。它们特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时，触发器的Q输出采用在数据（D）输入处设置的逻辑电平。 缓冲输出使能（OE \）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保2.1 V以上的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ABT16374A的特点是可在-55 C至125 C的整个军用温度范围内工作。 SN74ABT16374A的特点是在-40 C至85 C的温度范围内工作。
SN74AHCT16374 具有三态输出的 16 位边沿 D 类触发器 AHCT16374器件是16位边沿触发D型触发器，具有3态输出，专为驱动高电容或相对较低的电容而设计阻抗负载。它们特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时，触发器的Q输出取数据（D）输入的逻辑电平。 缓冲输出使能（OE \）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 为了确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 SN54AHCT16374的特点是可在-55 C至125 C的整个军用温度范围内工作。 SN74AHCT16374的工作温度范围为-40 C至85 C。
CY74FCT162374T 具有三态输出的 16 位边沿触发 D 类触发器 CY74FCT16374T和CY74FCT162374T是16位D型寄存器，设计用作高速，低功耗总线应用中的缓冲寄存器。通过连接输出使能（OE）和时钟（CLK）输入，这些器件可用作两个独立的8位寄存器或单个16位寄存器。流通式引脚排列和小型收缩包装有助于简化电路板布局。 使用Ioff为部分断电应用完全指定此设备。 Ioff电路禁用输出，防止在断电时损坏通过器件的电流回流。 CY74FCT16374T非常适合驱动高电容负载和低阻抗背板。 CY74FCT162374T具有24 mA平衡输出驱动器，输出端带有限流电阻。这减少了对外部终端电阻的需求，并提供最小的下冲和减少的接地反弹。 CY74FCT162374T非常适合驱动传输线。
SN74ALVCH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器 这个12位至24位多路复用D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16260用于必须将两个独立数据路径复用到单个数据路径或从单个数据路径解复用的应用中。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \，OE2B \和OEA \）输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许在A到B方向上进行存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1B，LE2B，LEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时，锁存器是透明的。当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存，直到锁存使能输入返回高电平为止。 确保上电或断电期间的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 SN74ALVCH16260的工... 发表于 10-11 11:08 • 116次
SN74ALVCH16374 具有三态输出的 16 位边沿 D 类触发器 这个16位边沿触发D型触发器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16374特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。它可以用作两个8位触发器或一个16位触发器。在时钟（CLK）输入的正跳变时，触发器的Q输出取数据（D）输入的逻辑电平。 OE \可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。
SN74ALVCH16373 具有三态输出的 16 位透明 D 类锁存器 这个16位透明D型锁存器设计用于1.65 V至3.6 VVCC操作。 SN74ALVCH16373特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。该器件可用作两个8位锁存器或一个16位锁存器。当锁存使能（LE）输入为高电平时，Q输出跟随数据（D）输入。当LE变为低电平时，Q输出锁存在D输入设置的电平。 缓冲输出使能（OE）输入可用于将8个输出置于正常状态逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \不会影响锁存器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 为确保上电或断电期间的高阻态，OE \应连接到VCC通过上拉电阻;电阻的最小值由驱动器的电流吸收能力决定。 有源总线保持电路将未使用或未驱动的输入保持在有效的逻辑状态。不建议在上拉电路中使用上拉或下拉电阻。
支持混合模式信号操作（具有3.3VVCC的5V输入和输出电压） 数据输入端的总线保持消除了对外部上拉或下拉电阻的需求 每个JESD的闩锁性能超过250 mA 17 ESD保护超过JESD 22 2000-V人体模型（A114-A） 200-V机型（A115-A）
SN74ABTH16260 具有三态输出的 12 位至 24 位多路复用 D 类锁存器 SN54ABT16260和SN74ABTH16260是12位至24位多路复用D型锁存器，用于必须复用两条独立数据路径的应用中，或者从单个数据路径中解复用。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。该器件在存储器交错应用中也很有用。 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \，OE2B \和OEA \）输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1B，LE2B，LEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时，锁存器是透明的。当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态，直到锁存使能输入返回高电平为止。 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保2.1 V以上的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 发表于 10-11 10:51 • 156次
SN74ABT162823A 具有三态输出的 18 位总线接口触发器 这些18位总线接口触发器具有3态输出，专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器，I /O端口，带奇偶校验的双向总线驱动器和工作寄存器。 ?? ABT162823A器件可用作两个9位触发器或一个18位触发器。当时钟使能（CLKEN）\输入为低电平时，D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器，从而锁存输出。将清零（CLR）\输入设为低电平会使Q输出变为低电平而与时钟无关。 缓冲输出使能（OE）\输入将9个输出置于正常逻辑状态（高电平）或低电平）或高阻抗状态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动器提供了驱动总线线路的能力，无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 输出设计为源电流或吸收电流高达12 mA，包括等效的25- 串联电阻，用于减少过冲和下冲。 这些器件完全符合热插拔规定使用Ioff和上电3状态的应用程序。 Ioff电路禁用输出，防止在断电时损坏通过器件的电流回流。上电和断电期间，上电三态电路将输出置... 发表于 10-11 10:48 • 119次
SN74ABTH162260 具有串联阻尼电阻和三态输出的 12 位到 24 位多路复用 D 类锁存器 ABTH162260是12位至24位多路复用D型锁存器，用于两个独立数据路径必须复用或复用的应用中。 ，单一数据路径。典型应用包括在微处理器或总线接口应用中复用和/或解复用地址和数据信息。这些器件在存储器交错应用中也很有用。 三个12位I /O端口（A1-A12,1B1-1B12和2B1-2B12）可用于地址和/或数据传输。输出使能（OE1B \，OE2B \和OEA \）输入控制总线收发器功能。 OE1B \和OE2B \控制信号还允许A-to-B方向的存储体控制。 可以使用内部存储锁存器存储地址和/或数据信息。锁存使能（LE1B，LE2B，LEA1B和LEA2B）输入用于控制数据存储。当锁存使能输入为高电平时，锁存器是透明的。当锁存使能输入变为低电平时，输入端的数据被锁存并保持锁存状态，直到锁存使能输入返回高电平为止。 B端口输出设计为吸收高达12 mA的电流，包括等效的25系列电阻，以减少过冲和下冲。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保2.1 V以上的高阻态，OE \应通过... 发表于 10-11 10:45 • 199次
SN74ABT162841 具有三态输出的 20 位总线接口 D 类锁存器 这些20位透明D型锁存器具有同相三态输出，专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。 ?? ABT162841器件可用作两个10位锁存器或一个20位锁存器。锁存使能（1LE或2LE）输入为高电平时，相应的10位锁存器的Q输出跟随数据（D）输入。当LE变为低电平时，Q输出锁存在D输入设置的电平。 缓冲输出使能（10E或2OE）输入可用于放置输出。相应的10位锁存器处于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。 输出设计为吸收高达12 mA的电流，包括等效的25- 用于减少过冲和下冲的串联电阻。 这些器件完全适用于使用I的热插入应用关闭并启动3状态。 Ioff电路禁用输出，防止在断电时损坏通过器件的电流回流。上电和断电期间，上电三态电路将输出置于高阻态，从而防止驱动器冲突。 为确保上电或断电期间的高阻态， OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 OE \不影响锁存器的内部操作。当输出处于高阻态时，可以保留旧数据... 发表于 10-11 10:43 • 278次
SN74ALVTH16821 具有三态输出的 2.5V/3.3V 20 位总线接口触发器 ALVTH16821器件是20位总线接口触发器，具有3态输出，设计用于2.5 V或3.3 VVCC操作，但能够为5 V系统环境提供TTL接口。 这些器件可用作两个10位触发器或一个20位触发器。 20位触发器是边沿触发的D型触发器。在时钟（CLK）的正跳变时，触发器存储在D输入端设置的逻辑电平。 缓冲输出使能（OE \）输入可用于将10个输出置于正常逻辑状态（高电平或低电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保1.2 V以上的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 SN54ALVTH16821的特点是可在-55 C至125 C的整个军用温度范围内工作。 SN74ALVTH16821的工作温度范围为-40&de... 发表于 10-11 10:35 •
SN74ALVTH16374 具有三态输出的 2.5V/3.3V 16 位边沿 D 类触发器 ALVTH16374器件是16位边沿触发D型触发器，具有3态输出，设计用于2.5V或3.3VV CC 操作，但能够为5 V系统环境提供TTL接口。这些器件特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。 这些器件可用作两个8位触发器或一个16位翻转器。翻牌。在时钟（CLK）的正跳变时，触发器存储在数据（D）输入处设置的逻辑电平。 缓冲输出使能（OE）输入可用于将8个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE不影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 /p> 当VCC介于0和1.2 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保1.2 V以上的高阻态，OE应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 SN54ALVTH16374的特点是在-55 C至125 C的整个军用温度... 发表于 10-11 10:31 • 117次
SN74ABTH16823 具有三态输出的 18 位总线接口触发器 这些18位触发器具有3态输出，专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现更宽的缓冲寄存器，I /O端口，带奇偶校验的双向总线驱动器和工作寄存器。 ABTH16823可用作两个9位触发器或一个18位触发器。当时钟使能（CLKEN \）输入为低电平时，D型触发器在时钟的低到高转换时输入数据。将CLKEN \置为高电平会禁用时钟缓冲器，锁存输出。将清零（CLR \）输入置为低电平会使Q输出变为低电平，与时钟无关。 缓冲输出使能（OE \）输入可用于将9个输出置于正常逻辑状态（高或低逻辑电平）或高阻态。在高阻抗状态下，输出既不会加载也不会显着驱动总线。高阻抗状态和增加的驱动提供了驱动总线的能力，而无需接口或上拉组件。 OE \不会影响触发器的内部操作。当输出处于高阻态时，可以保留旧数据或输入新数据。 当VCC介于0和2.1 V之间时，器件在上电或断电期间处于高阻态。但是，为了确保2.1 V以上的高阻态，OE \应通过上拉电阻连接到VCC;电阻的最小值由驱动器的电流吸收能力决定。 提供有源总线保持电路，用于保持有效逻辑电平的未使用或浮动数据输入。 发表于 10-10 17:15 • 227次
SN74AHCT16373 具有三态输出的 16 位透明 D 类锁存器 SNxAHCT16373器件是16位透明D型锁存器，具有3态输出，专为驱动高电容或相对低阻抗负载而设计。它们特别适用于实现缓冲寄存器，I /O端口，双向总线驱动器和工作寄存器。
ESD保护每个MIL-STD超过2000 V- 883， 方法3015;使用机器型号超过200 V（C = 200 pF，R = 0） 封装选项包括：